長期以來，技術領先一直是台積電成功的關鍵。台積電5nm工藝擁有世界上最小的SRAM單元（0.021平方微米），除開創性的器件工藝，例如高遷移率溝道（HMC），極紫外（EUV）圖形化的應用外（可在此高級節點上實現更高的良率和更短的生產周期），他們還持續精進其寫入輔助（write assist）電路的設計細節以實現這一革命性的工藝技術。
半導體技術的發展一直由應用領域推動，如圖1所示，當下的在高性能計算（HPC），人工智慧（AI）和5G通信，都要求在有限的功耗下實現最高性能。
圖1.半導體技術應用的演進。
台積電在IEDM 2019上發布了其5nm工藝，他們在5nm工藝中使用了十幾張極紫外（EUV）掩模，每張EUV代替三個或多個浸沒掩模以及採用高遷移率溝道（HMC）的以獲得更高性能。其5nm工藝自2019年4月起投入風險量產，並於2020年第一季度實現全面量產。
Jonathan Chang等人在ISSCC 2020上展示了用於開發高性能SRAM單元和陣列的技術方案。
FinFET電晶體尺寸的量化一直是主要挑戰，並迫使高密度6T SRAM單元中的所有電晶體僅能使用一個Fin。通過設計工藝協同優化（DTCO）對設計進行了優化，以提供高性能和高密度以及高產量和可靠性。圖2展示了2011年至2019年的SRAM單元面積的微縮歷程。
圖2.展示了2011年至2019年的SRAM單元面積微縮歷程。
但值得注意的是，2017年至2019年的SRAM單元面積縮小速度遠慢於2011年至2017年的速度，這表明SRAM單元的微縮速度沒有跟上邏輯區域的部分。在IEDM 2019上，5nm工藝的邏輯密度提高了1.84倍，而SRAM密度僅提高了1.35倍。台積電利用飛行位線（FBL，Flying Bit Line）架構進一步減少了面積，從而節省了5％的面積。5nm SRAM 單元的版圖示意圖如圖3所示。
圖3.高密度6T SRAM單元的版圖。
為了降低功耗，一種關鍵方法是降低SRAM陣列的最小工作電壓Vmin。5nm工藝中增加的隨機閾值電壓變化限制了Vmin，進而限制了功耗的降低。SRAM電壓減小趨勢如圖4所示，其中藍線表示沒有寫輔助的Vmin，紅線表示有寫輔助的Vmin，顯示了每一代寫輔助的巨大好處。可以看出，從7nm到5nm的Vmin幾乎沒有改善，表明必須通過改善寫入輔助電路來進一步降低功耗。本文主要介紹兩種寫輔助方，以實現較低的Vmin工作電壓：負位線（NBL，Negative Bit Line）和降低單元VDD（LCV，Lower Cell VDD）。
圖4.沒有寫輔助（藍線）和有寫輔助（紅線）的SRAM工作電壓隨節點變化圖。
SRAM單元示意圖如圖5所示，顯示了PU與傳輸門電晶體PG之間在寫入操作期間的競爭。採用較強的PU電晶體可以獲得較高的讀取穩定性，但會顯著降低寫入容限，並導致寫入Vmin問題。
圖5. SRAM單元示意圖，顯示了PU和PG 之間在寫入過程中的競爭。
改善寫入Vmin的第一種方法是降低寫入期間的位線電壓，稱為負位線電壓（NBL）。這種方法業界已經使用了幾年，使用MOS電容器在位線上產生負偏置信號，但是這種寫輔助電路會導致晶片面積增大。此外，固定數量的MOS電容會在短BL配置中引起過高的NBL電平，並可能導致短位線上的動態功耗過大，如圖6所示。
圖6.固定數量的MOS電容會在短BL配置中引起過高的NBL電平，並可能導致過高的動態功耗，金屬電容器NBL可以避免該問題。
通過基於SRAM陣列上方金屬線的耦合金屬電容器方案，可以避免過壓和MOS電容器面積問題。為避免補償過量，可以使用SRAM陣列位線長度來調節金屬電容器的長度，從而節省動態功耗。此外，還可以調節NBL電平，以補償遠側存儲單元上的由於字線IR下降引起的寫入能力的損失。
圖7中的NBL使能信號（NBLEN）驅動金屬電容器C1的一側為負，該電容在虛擬電容C1處耦合一個負偏置信號。然後接地節點NVSS，通過寫驅動器WD和列多路復用器連到選定的位線。
圖7. NBLEN將可配置的金屬電容器C1 耦合到NVSS。
圖8顯示了具有不同位線配置的NBL耦合電平，表明可配置金屬電容器C1可以隨位線長度調節，從而可以減輕具有不同位線長度的耦合NBL電平的變化。
圖8.具有不同位線配置的NBL耦合電平。
寫入輔助的第二種方法是降低單元VDD（LCV）。LCV的常規技術需要強偏置或有源分壓器才能在寫操作期間調整列式存儲單元的電源電壓，但是這些技術在整個工作時間內會消耗大量的有功功率。脈衝下拉（PP，Pluse Pull-down）和電荷共享（CS，Charge Sharing）技術是兩種替代解決方案，但PP難以精確計時。因此，如圖9所示，台積電提出了使用陣列頂部的金屬線作為電荷共享電容器來實現CS方案。
圖9.使用SRAM陣列頂部的CS金屬走線實現LCV的電荷共享，以實現寫輔助。
在寫操作中，LCV使能信號（LCVEN）變為高電平，它關閉下拉NMOS（N1），以將電荷共享電容器C1與地斷開。COL [n：0]選擇一列以關閉P0，並將陣列虛擬電源軌CVDD [0]與真實電源VDDAI斷開。由於金屬線電容隨存儲單元陣列的縮小而縮小，因此它也有利於SRAM編譯器設計，並在變化的BL配置下提供了相對恆定的電荷共享電壓電平。電荷共享水平由CVDD的金屬電容比和電荷共享金屬走線決定。圖10顯示了三個LCV-VDD比率分別為6％，12％和24％。
圖10.三種LCV-VDD比率分別為6％，12％和24％。
關閉寫輔助功能後，Vmin會受到寫失敗的限制。
圖11中使用Write Assist的測量結果顯示NBL將Vmin提高了300mV，而24％ LCV則將Vmin提高了300mV以上。
圖11.（a）金屬電容器增強的寫輔助WAS-NBL方案和（b）金屬電荷共享電容器WAS-LCV方案的測量結果。
高遷移率通道通過約18％的驅動電流增益提高了5nm工藝的性能，如圖12所示。該技術已在IEDM 2019上進行了詳細描述。
圖12.高遷移率溝道（HMC）性能提升約18％。
這種性能提升的例子是用於L1高速緩存應用的高速SRAM陣列在0.85V電壓下達到了4.1GHz，如圖13 的shmoo圖所示。
圖13.用作高性能L1 HD SRAM陣列的Shmoo圖在0.85V時顯示4.1 GHz。
測量結果基於圖14所示的135 Mb測試晶片。
圖14. 台積電5 nm 工藝135 Mb SRAM測試晶片。
總而言之，此處描述的詳細電路設計技術使產品開發人員能夠從這項領先技術中獲得最大的優勢。這也體現了產品/電路設計人員與負責產品良率和可靠性的工藝開發人員之間進行設計工藝協同優化（DTCO）的重要性。
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