用於功率電子設計的高性能SiC MOSFET技術

碳化矽的性能潛力毋庸置疑。目前要應對的主要挑戰在於確定哪種設計方法能在應用中取得最大成功。高級設計工作聚焦於作為指定技術主要基準參數的具體導通電阻。不過，重要的是在電阻和開關損耗等主要性能指標與實際功率電子設計的其它方面(如高可靠性)之間做好適當的權衡。對於不同應用，這種權衡可能會有所不同。

器件設計理念

適當的器件設計理念應允許一定的設計自由度，以適應不同任務的需要，而無需在工藝和布局方面作重大改變。不過，對於器件設計理念而言主要性能指標仍然是較低的特定區域阻抗，最好與列出的其它參數結合使用。圖1列出了一些被認為是很必要的參數。

最重要的驗收標準之一是器件在目標應用運行條件下的可靠性。與成熟的矽器件領域的主要區別在於，碳化矽元件在更高的內部場強下工作。需要對相關機制進行仔細分析。它們的共同點是，器件的總電阻由串聯的漏極和源極接觸電阻來決定，包括靠近觸點的高摻雜區、溝道電阻、JFET區電阻和漂移區電阻（見圖2）。請注意，在高壓矽MOSFET中，漂移區明顯在總電阻中占主導地位；在碳化矽器件中，該部分可以設計具有大幅提高的導電率。

對於主要MOSFET元件SiC-SiO2介面，必須考慮相比矽而言的以下差異：

●碳化矽相比矽而言具有更高的單位面積原子表面密度，從而導致懸掛Si鍵和C鍵的密度更高；位於介面附近柵極氧化層的缺陷可能出現在能隙中，並充當電子的捕集器。

●熱生長氧化層的厚度很大程度上取決於晶體平面。

●相比矽器件而言，碳化矽器件在阻斷模式下在更高的漏極感應場強下工作（MV而不是kV），這需要採取措施限制柵極氧化層中的場強，以保持阻斷階段氧化層的可靠性。另見圖3：對於TMOS，臨界點是溝槽角，而對於DMOS，則是結構的中心。

●碳化矽MOS結構表明，在給定場強條件下，由於勢壘高度較小，相比矽器件而言，Fowler-Nordheim注入電流更高。因此，介面的碳化矽側場強必須受到限制。

上述介面缺陷導致溝道遷移率非常低。因此，這導致溝道對總導通電阻的貢獻率很高。因此，碳化矽相比矽而言的在極低漂移區電阻形式下的優勢因溝道的高貢獻率而減弱。為克服這一困境，一個方法是增加導通狀態下施加於氧化層的場強，要麼提高導通時的柵源（VGS）偏壓，要麼採用薄柵極氧化層。外加電場超過矽基MOSFET器件通常使用的值（4 ~ 5 MV/cm，而在矽中最大為3 MV/cm）。在導通狀態下氧化層中的這種高場強可能會加速磨損，並限制屏蔽剩餘的外部氧化層缺陷的能力。

基於這些考慮，很明顯碳化矽中的平面MOSFET器件實際上有兩個與氧化層場應力有關的敏感區域，如圖3左邊部分所示。首先，討論了在靠近漂移區與柵極氧化層介面處的最高場強區域中反向模態的應力，其次是柵極與源極在導通狀態下的重疊應力。

通態下的高場強被認為更危險，因為沒有隻要保證通態電阻性能就能降低通態場應力的器件設計措施。英飛凌的總體目標是將碳化矽具備的低RDS(on)與安全氧化層場強條件下運行的工作模式相結合。因此，決定放棄DMOS技術，從一開始就專注於基於溝槽的器件。從具有高缺陷密度的平坦平面轉向其他更有利的表面方向，可以在低氧化層場強下獲得低溝道電阻。這些邊界條件是利用矽功率半導體領域質量保證方法的基礎，目的是保證工業和汽車應用中預期的FIT率。

CoolSiC MOSFET 單元設計旨在限制通態和斷態下柵極氧化層的電場（見圖4）。與此同時，還提供一種具有吸引力的1200 V級專用導通電阻，即使在大規模生產中也能以穩定的可重複方式實現。確保較低的導通電阻，驅動電壓VGS = 15 V，結合足夠高的柵源閾值電壓（通常為4.5 V），成為碳化矽電晶體領域的標杆。該設計的特殊功能包括通過自對準工藝在單晶向上對溝道進行定向。這確保了最高的溝道遷移率和狹窄的閾值電壓分布。另一個特點是深p溝槽與中心的實際MOS溝槽相交，以允許狹窄的p+到p+間距，確保有效屏蔽下氧化角。

靜態性能—第一象限操作

MOSFET靜態輸出特性的主要參數是總電阻RDS(on)。CoolSiC MOSFET的典型導通電阻是在室溫和VGS = 15 V時定義的（圖5，左）。閾值電壓VGS_TH遵循器件的物理特性，隨溫度下降而下降，如右側圖5所示。

導通電阻的正溫度係數(圖5，右)是低溝道缺陷密度的結果，這使得這些器件註定要並聯使用。這是與DMOS器件的另一個顯著區別，由於溝道中缺陷密度高，DMOS器件的電阻通常對溫度的依賴性較弱。

這種DMOS「特性」乍一看似乎很吸引人；不過，由於導通電阻逐步降低，漂移區的溫度依賴性將越來越在總導通電阻中占據主導。因此，碳化矽MOSFET將變得與矽更類似。但值得注意的是，由於絕對摻雜密度較高，即使在成熟狀態下，碳化矽MOSFET的實際溫度係數也會低於相同阻斷電壓下矽器件的實際溫度係數。此外，由於漂移區對總電阻的貢獻越來越大，對於更高的阻斷電壓，導通電阻的溫度依賴性將更加明顯。圖6概述了定性性態。

靜態性能—第三象限操作

與IGBT相反，諸如CoolSiC器件這樣的垂直MOSFET通過體二極體提供反向傳導，實際上是續流二極體。不過，由於碳化矽的帶隙，該二極體的拐點電壓相對較高（約3v），連續工作會導致較高的傳導損耗。因此，必須使用同步整流設計理念。二極體模式僅適用於短死區時間（見以上章節）。在這段時間之後，通過應用正VGS（就像在第一象限模式中一樣）再次打開溝道。

該工作方案在第三象限模式下具有非常低的傳導損耗，因為沒有拐點電壓能夠實現與第一象限模式下相同的電阻。事實上，由於現在反向電流流向的負前饋影響，JFET衝擊減小，因此電阻甚至更低。圖7顯示第三象限工作（不同柵極電壓下的I-V特性）。請注意，由於p-n二極體的結構，也可以實現一定的脈衝電流處理能力（高於正向模式）。

動態性能

SiC-MOSFET作為單極器件，其動態性能很大程度上取決於電容。與輸入電容Ciss相比，該器件具有較小的柵漏反向電容Crss。這有利於抑制寄生導通，這可以防止在半橋配置下運行時使用高級柵極驅動電路。即使柵極電壓為0 V，也可以安全地關斷許多CoolSiC MOSFET產品，因為除有利的電容比外，閾值電壓足夠高。圖8（左）概述了器件總電容與溫度的函數關係。

圖8（右）顯示（4-pin TO-247封裝）半橋配置的典型開關損耗與漏電流的函數關係。關斷能Eoff受負載電流的影響很小，主要由容量決定，而導通能Eon則隨電流線性增加，在Etot總損耗中占主導。根據2019年年中以來的情況，應該強調的是，在市售1200 V 碳化矽MOSFET中，CoolSiC MOSFET具備最低Eon。Eon和Eoff實際上與溫度無關。需要注意的是，實際的外殼設計對開關損耗有重大影響，主要是對導通損耗的影響。特別有效的是使用開爾文觸點，它實際上從電流的角度將負載路徑與控制路徑分開，從而有助於防止對柵極信號的di/dt感應反饋迴路增加動態損耗。

一般而言，只採用某些封裝來實現具備低電容和柵電荷的快速開關碳化矽電晶體。主要標準包括由於高損耗功率密度而具有良好的熱性能（當然使用碳化矽可以降低絕對損耗，但其餘損耗集中在非常小的區域）。另一個標準是低雜散電感，用於管理沒有臨界電壓峰值的高di/dt斜率。基於條線概念的對稱內模塊設計是強制性的。目前具備這種特性的模塊封裝是英飛凌為模塊提供的EASY平台，或者TO 247系列（TO263-7），用於分立式封裝。

CoolSiC MOSFET的柵極電荷曲線通常不同於矽功率器件的典型形狀；特別是，沒有清晰可見的Miller高原，如圖9所示。對於ID = 30A，VDS = 800V，RG =3.3 kΩ，VGS（關閉）= -5V至VGS（開啟）= 15V，柵極總電荷Qtot通常為75nC。

在許多情況下，可能需要調整開關速度（dv/dt）來處理振蕩等。MOSFET的一個好處在於提供了通過柵極電阻調整斜率的簡單方法。與合適的驅動電路相結合，其導通和關斷甚至可能有所不同。右圖9顯示英飛凌45 mΩ 1200 V CoolSiC MOSFET的相應性能。

圖10描述了直流電壓為VDS=800 V時採用TO-247 4-pin和TO-247 3-pin封裝的45 MΩ 1200 V Coolsic MOSFET的短路波形，這與IGBT有顯著差異。最初，漏極電流迅速增加並達到峰值電流水平。由於開爾文源設計的快速接通，TO-247 4-pin電流上升較快，SC事件開始時自熱較少，峰值電流超過300 A，而TO-247 3-pin峰值電流較小。主要原因是在三管腳器件的情況下，di/dt對所應用的VGS產生負反饋。由於這種效應在開爾文連接解決方案中被消除，從而能夠更快開關，因此在發生飽和效應之前，4管腳器件的電流也會上升到更高的值。

峰值電流後，漏極電流明顯減小到150 A左右。這是由於載流子遷移率和JFET效應隨溫度升高和自熱而降低。測試波形顯示乾淨、穩健的性能，證明了TO-247 CoolSiC MOSFET和功率模塊的典型3 μs SC能力（根據相關的目標應用要求目前為2 μs）。英飛凌的CoolSiC MOSFET是第一款具備保證短路性能的器件。

新的650 V級器件在數據手冊中附有雪崩額定值，以滿足目標應用電源的要求。一般而言，CoolSiC MOSFET技術在雪崩條件下表現出高耐用性；右圖10顯示了1200 V元件的典型特性。

FIT率和柵極氧化層可靠性

除性能外，可靠性和耐用性是碳化矽MOSFET最常討論的主題。耐用性是指器件能夠承受某些特殊應力事件的能力，如短路性能或脈衝電流處理能力。可靠性涉及的是器件在標稱工作條件下在目標應用壽命內的穩定性。與可靠性相關的影響包括某些電氣參數的漂移或災難性故障。對於硬故障，量化通常以FIT率的形式進行，這實際上規定了在一段時間內有多少某種類型的器件允許發生故障。如今，大功率矽器件的FIT率主要受宇宙射線效應的影響。

如果採用碳化矽，如前所述，由於氧化場應力，需要考慮柵極氧化物可靠性的額外影響。因此，如圖11所示，總FIT率是宇宙射線FIT率和氧化層FIT率之和。對於宇宙射線的穩定性，也可以採用類似方法，如矽領域的典型方法。其中，通過實驗獲得了某一技術類型的FIT率，並根據結果，結合應用目標，可以實現滿足FIT率的設計，通常通過優化漂移區的電場分布來實現。對於氧化層FIT率，需要採用屏蔽過程來降低FIT率，因為碳化矽中的缺陷密度相比矽而言仍然很高（對於英飛凌的矽功率器件，柵氧化層的屏蔽仍然作為質量保證措施來採用）。

譬如，碳化矽MOS器件的柵氧化層可靠性的挑戰在於，保證在工業應用中給定工作條件下的最大故障率小於1 FIT（就像IGBT一樣）。由於就碳化矽和矽而言，二氧化矽內在質量和屬性幾乎相同，同一面積和氧化層厚度的矽MOSFET和碳化矽MOSFET可以相同時長承受大致相同的氧化場（相同的內在壽命）。當然，這隻適用於器件不包含與缺陷相關的雜質（即外部缺陷）的情況下。與矽MOSFET相比，碳化矽MOSFET柵極氧化層有更高的外部缺陷密度。

相比沒有缺陷的器件，有外部缺陷的器件更早發生故障。無缺陷器件將會由於內部磨損在很長時間後發生故障。通常，在正常應用條件下，如果氧化層厚度足夠大，固有故障次數要少得多。因此，在典型的晶片使用壽命內，氧化層FIT率完全由外部缺陷決定。

保證碳化矽MOSFET柵極氧化物具備足夠高可靠性的挑戰在於，將受到外在缺陷影響的器件數量從工藝結束時最初的高數量（例如1%）減少到產品運至客戶時可接受的低數量（如10 ppm）。實現這一目標的一個成熟方法是採用電氣屏蔽。

在電氣屏蔽過程中，每個器件都受到柵極應力模式的影響。選擇應力模式來破壞有嚴重外部缺陷的器件，而沒有外部缺陷的器件或只有不嚴重缺陷的器件可以留下來。配送環節會去除未通過屏蔽測試的器件。這樣，潛在的可靠性風險就轉化為成品率損失。

為了能夠在足夠高的應力水平下對器件進行應力測試，柵氧化層需要具有指定的最小厚度。當柵極氧化層厚度過低時，器件在屏蔽過程中會因磨損而發生固有故障，或者屏蔽後閾值電壓和通道遷移率降低。因此，標稱氧化層厚度有必要遠高於實現高效柵氧化層屏蔽的固有使用壽命目標通常所需的厚度。遺憾的是，較厚的柵極氧化層會增大閾值電壓，並降低給定VGS(on)下的溝道電導率。圖12顯示柵氧化層FIT率與器件性能之間的權衡。

英飛凌在不同的正負柵應力偏壓下進行三次應力測試，在150°C下測試了電氣屏蔽碳化矽MOSFET的導通狀態可靠性100天。每組樣品數量高達1000個。圖13顯示不同柵極氧化工藝條件下的結果，大致說明最終工藝的技術改進。在初始工藝條件下，在推薦的柵偏壓30 V的兩倍時，1000個器件中有不到10個發生故障。技術進步使得降至30 V時僅一個器件發生故障，而在25 V和-15 V時為零故障。這個剩下的故障仍是外部故障，但並不重要，因為在標稱柵偏壓使用條件下它的發生時間將遠遠超出規定產品壽命。

正如前文所述，由於碳化矽功率器件中的電場條件相比矽功率MOS元件而言更接近二氧化矽的限值，所以，除導通狀態氧化層可靠性外，評估關斷狀態氧化層應力當然也同樣很重要。主要戰略在於通過適當的深p區設計，高效屏蔽敏感的氧化層區域。屏蔽效率也由電阻和可靠性之間的權衡結果決定。如果是溝槽MOSFET，在MOSFET溝道區下方形成JFET樣結構的深p區可有助於有效促進屏蔽。這種JFET結構為導通電阻增加了額外的分量，主要取決於埋置P區之間的距離和摻雜情況。這種屏蔽結構的設計特點對於避免柵極氧化層在關斷狀態下的降級或擊穿至關重要。

為驗證CoolSiC MOSFE的關斷狀態可靠性，我們在150℃下對5000 個以上1200 V碳化矽MOSFET進行了100天的應力測試（VGS = -5 V和VDS = 1000 V）。這些條件對應於工業應用任務的最關鍵點。由於就器件擊穿電壓而言，對施加的漏極電壓的限制使得實現進一步加速非常困難。在更高的漏極電壓下進行測試將會對結果產生錯誤影響，因為更有可能出現宇宙射線引起的故障等其他故障機制。其結果是在這種斷態可靠性測試期間沒有一個測試器件發生故障。由於650伏器件遵循與1200伏器件相同的設計標準，因此預計具有同樣的可靠性。

結語

CoolSiC MOSFET在開關操作和損耗方面擁有出色性能。其中一個亮點是能夠利用零柵偏壓關斷器件，這使得碳化矽電晶體設計概念成為目前唯一真正的「正常關斷」器件。