來源：內容由半導體行業觀察（icbank）編譯自「anandtech」，作者：Dr. Ian Cutress，謝謝。
在過去的兩年中，無論是在談論採用新製造技術或新拓撲的晶片上，還是新通信標準或者連接範例晶片的帶寬和效率的時候。我一直在說的是，半導體市場在性能方面的下一個戰場將是互連。
從單片設計過渡到chiplet和堆疊式矽，需要從矽工程師到設計使矽工程師能夠勝任其工作的軟體的供應商做一個根本性的轉變，然而大多數行業尚未準備就緒。但英特爾擁有一個專門負責這些新互連和封裝技術的部門。在今年的IEDM會議上，我終於有機會與英特爾相關高管Ramune Nagisetty會面，談及這方面的內容。
推動這些事情發展的一個前提是標準，因為它允許多個公司在混合搭配的情況下一起工作。Ramune是將多家公司聯合起來的忠實擁護者，尤其是與邏輯公司合作的存儲器公司，以確保這些標準協同工作，同時也可以通過共同優化晶片和產品來推動行業發展。其中的關鍵部分是向人們介紹這一概念，同時也要研究三到五年以上的發展方向。chiplet和連接chiplet並不是一個新概念，但是Ramune在這些chiplet如何連接方面處於設計的最前沿 ，無論是通過封裝連接或EMIB水平連接還是像Foveros那樣垂直堆疊。
EMIB和Foveros的路線圖
問：您的一位工程師本周提到了第二代3D堆疊Foveros技術。英特爾對該技術的路線圖是什麼樣的？
Ramune Nagisetty：我們的每一項封裝技術都有一個路線圖，而這一切都與有關。我們在互聯方面擁有很大的期望。其中一些技術的主要功能是pitch縮放、晶片間移動時的微凸點縮放和晶片堆疊時的TSV（矽直通）縮放。我們應該在某個時候展示或披露這些路線圖，以表明我們在前進的道路上所處的位置。每種技術的節奏可能與正常產品路線圖的節奏不同，因此需要考慮這一點。
制定路線圖是一件好事，但我不想將我們的產品投放在沒有發展前景的封裝線圖上。我的意思是我們已經看到55微米到45微米，然後最終也將出現具有10微米凸點間距的混合鍵合，但是這些事情在將來，它們本質上仍是「預路線圖」技術研究階段。真正的技能是在研究階段確定何時採用其中一種技術，並將其用於尋路和開發。這裡的關鍵是時間，所以今天我談論了十年前我們在2008年為EMIB申請專利的方法，並於2011年開始撰寫論文。但它在2018年開始發貨。因此，當您決定使用這些技術時，只有您如何使用它們，才是真正涉及的技能。
問：是否有可能讓這些新封裝技術達到一定規模後，然後成為有成本效益和價格敏感的市場
RN：我是這樣認為的。我認為這是我們將來創建產品的方式的開始。並不是說我們不會提供某些單片SoC產品，但是將來它將是一個健康的組合。我花時間的地方是在三到五年的時間裡開發技術，並且實際上超出了範圍，所以我認為這些技術將從根本上改變我們將來實際規劃路線圖的方式。我認為，從現在開始的五年後，當我們研究產品路線圖時，它實際上可能基於封裝技術和可用的不同模板，然後將產品組合在一起。因此，它可能與今天的情況大不相同，後者是將所有東西都鎖定在一個單片SoC中的方式。但是一旦解鎖了這些東西，您將產品組合在一起的方式將會改變。我們正處於風口浪尖。
行業生態系統
問：英特爾在自己的生態系統中起了很大的推動作用，而AMD則一直聚焦在中介層和chiplet的方法。是否存在在某個時間點上你們雙方說：「嘿，讓我們一起做這件事？」
RN：我真正提倡的是行業規模生態系統的概念，在這裡我們可以混合使用由不同的晶圓廠和不同公司生產的chiplet和IP。實際上，我認為這將解鎖生態系統中的一大堆創新，然而這些創新如今由於進入成本非常高而受到抑制。即使在設計完整的單片SoC方面，設計方面也很艱巨，然後製造就更加艱巨。如果我們建立了一個混合搭配的生態系統，它可以使規模較小的參與者甚至大學或初創企業都能參與其中。
我認為，當您開發這些明確定義的接口時，例如一個晶片與另一個晶片之間的連接的概念性術語，它將使生態系統在以前固定的邊界之外蓬勃發展。今天，我們已經看到很多這樣的事情發生了一部分，那裡有提供給代工廠的軟IP和硬IP，並且我認為這也將在chiplet領域中發生。至少是其中的一部分。我們已經開始做很多工作，並且我確定您對DARPA晶片計劃很熟悉。例如，有一家名為Ayar Labs的初創公司正在開發矽光子學的晶片。大學正在開發用於機器學習加速的晶片。因此，所有這些，以及我們在互連和封裝技術方面所做的工作，都將這些帶到初創公司和大學。
問：Open Compute Project在今年初成立了一個名為ODSA的新工作組，致力於建立chipet生態系統。他們談論的一件事是有多大挑戰，我們如何知道要共享多少IP，對連接的每一端進行了多少控制以及如何在設計之間保持一致性。關於chiplet間通信和控制的討論很多。
RN：我知道ODSA，我去過他們的一些會議。在這類生態系統蓬勃發展之前，必須解決許多問題。我認為其中之一實際上可以使用先進的封裝技術。在具有控制能力之前討論控制和事物是非常好的，但是當您能夠做到這一點時，定義接口就變得更加容易。
如您所知，ODSA正在研究一種稱為「電線束」（Bunch of Wires）或BoW的技術。（。就目前而言，ODSA採取的方法並不是真正基於先進的封裝技術，這主要是因為ODSA尚未廣泛應用於他們，因此，他們正在努力開發的接口也必須得到標準封裝技術和有機基板的支持。
問：Foveros是否具有標準接口，以便其他公司可以使用其晶片？
RN：還沒有。它必須與Intel共同設計。即使在我設想的未來之初，也將與內存公司合作，共同研究如何創建標準化產品，因為它們不希望為每個人都創建定製產品，因為這樣做並不划算。對於我們來說，我認為將進行某種行業合作，以弄清楚如何獲得某種標準的內存接口定義。
問：您對正在編寫的類似於ITRS的新異構路線圖文檔有何看法？
RN：我已經讀了第一章，這是相當不錯的！我的意思是，他們有一章是關於醫療器械的，另一章是關於我不參與的事物的。但是，我認為人們正在努力研究並預測未來的發展是一件好事，我們有英特爾人員為該文件做出了貢獻。認識到行業正朝著這個方向發展並很好地幫助了整個行業認識到這是一條走下坡路的事物，就像ITRS路線圖幫助行業協調一致一樣。
實施與散熱
問：這是這些封裝技術的另一個爭議，那就是準備用於晶片內和晶片間通信的通信協議。英特爾具有獨特的地位，因為它可以立即定義所有這些內容，並且正如英特爾通過其新的Ponte Vecchio設計所披露的那樣，我們擁有這種帶有Foveros，EMIB的多層產品，並且看起來像其中的插入器也一樣。
RN：這仍然是接口的轉折點。我們已經在當今的產品（Stratix 10 GX 10M）中演示了我們的AIB接口，該產品使用EMIB和邏輯晶片到邏輯晶片集成。但是，HBM作為接口本質上是行業標準接口的第一個證明點，而對於AIB，我們也有第二個證明點。市場可能會朝著更高性能但不向後兼容的專有接口發展。您可能會看到通過緊密優化產品設計來進行優化，但是我們需要適當的行業標準，每個人都可以參與其中。
在Semicon West，我們提供了有關第二代AIB的一些詳細信息，並且在將來有改進整體電源效率的接口的路線圖，但是就像您決定要使其成為標準的任何東西一樣，它必須具有一定的向後兼容性，否則就沒有太大的幫助。關於何時將要向生態系統中釋放最有效的接口但失去一些向後兼容性的信息，您必須有某種決策點，或者我們是要備份我們的方法並對開放的接口保持堅定的態度，但是也向後兼容。這要付出一定的代價，而不是始終走在最前沿，然後在支持互操作性的概念方面落伍，我們的方法確實需要一定的紀律。互操作性將成為我們要紮根的根基嗎？這是我們自問的問題。
問：您是否發現想要實施這些封裝技術的人們想要最佳性能或最佳電源效率？例如，英特爾當前的Lakefield產品全都與3D堆棧的電源效率有關，即在一個很小的接口中提供足夠低的功耗，或者另一個極端是使用EMIB的FPGA在兩個FPGA裸片之間獲得最高性能。在那一刻，我感覺我們正在看到頻譜的兩個相對端。
RN：要實現的一件事是，垂直堆疊和水平集成解決了兩個不同的問題。當您進行垂直堆疊時，您必須具有非常高的功率效率，因為否則會導致散熱受限，從而限制系統性能。但這是一個好的方向。我們已經講過2.5D集成，然後是Foveros的3D集成，英特爾還公開了全向互連ODI。在IEDM上，它是最有趣的互連技術之一，因為它使您有機會在較小的裸片上擁有較大的裸片，或者可以將懸臂式/疊片式（cantilevered/shingled ）裸片組合在一起，這是一種類似NAND快閃記憶體的技術。可以為您提供更好的連接。但您必須在設計時牢記這些，藉助ODI之類的產品，它可以為您提供更好的連接性，同時還可以通過覆蓋或不完全覆蓋底部和頂部的die來平衡熱約束。總的來說，我認為不同的集成方案可以協同工作，但是因晶片堆疊而產生的散熱問題是一個很重要的工作領域。
問：您能談談您如何解決散熱問題嗎？
RN：部分是協同設計。對於具有互操作性chiplet的未來行業規模生態系統而言，散熱將是很重要的一部分，而在晶片堆疊上，解決散熱問題的通常方式是需要讓這些晶片一起計劃，以應對兩者的電源要求和散熱。這些chiplet的協同設計通常意味著，在第一代可互操作的chiplet中，由於頂部，中間和底部晶片之間的協同設計至關重要，因此不會有很多層。使用2.5D設計時，互操作性（interoperability）更加清晰並且更易於處理。因此，在將來，我確實認為互操作性將進入3D堆棧中，而我希望看到的是內存堆棧。
今天，內存是一種來自特定公司的非常專業的技術。為了維持其業務模型，他們必須制定標準。其他每個人都必須遵守這些標準，因為每個人都需要內存。因此，具有邏輯的3D內存堆棧即將出現，在英特爾，我們還將在3D空間中推動互操作性。因此，例如，我們可以使用物理設計和機械接口的通用模板（general template），看到具有交替層作為內存的3D堆疊設計。如果模板是從這種角度設計的，那麼我們希望它們在散熱允許的前提下可以一起工作，這就是協同設計的目的。
未來的Foveros
問：3D堆疊的問題之一是獲得足夠的組合die以適當地生產（yield appropriatel），尤其是當您超越兩個堆疊時（這是英特爾的未來所在）這變得尤其重要，您能否談談英特爾堆棧技術中內置的冗餘，以及這有何幫助？
RN：所以我們確實內置了冗餘。我們大量使用了DFX，DFX代表「 Design for X」（可以設計用於測試，也可以用於成品率設計），我們在每個階段進行掃描。在堆疊裸片之前，我們還可以使用單獨的裸片測試技術，以確保在封裝之前將兩個有保證的已知良好裸片放在一起。因此，在用於成品率的設計/用於測試的設計與高級測試功能之間，這就是我們在保證已知良好裸片方面的前進方向。沒錯，這是討論的重要因素，尤其是不僅是die的成品率，還是組合這些die的過程的成品率。
問：您看到了這個方向，超越了2到3到4個堆疊的die嗎？
RN：是的，我想您可能看過前一天展示的一張幻燈片，其中包含各種可能集成的不同邏輯技術，例如基於氮化鎵的功率傳輸技術等。因此，如果您看一下，您已經可以看到電源，內存，IO和邏輯。因此，根據邏輯，也可以在同一程序包中將其分為主要節點和較舊的節點。
問：堆疊封裝技術需要解決的問題不僅是單片設計，還有產品的可變高度，這對於實際的最終產品集成意味著什麼。這些z高度對話多長時間進行一次？
RN：很多。這些層在製造時需要減薄，或者有時必須添加dummy die，以確保最終的熱解決方案要求封裝上的所有die都處於相同的高度，因此可能會有 shimming 或者dummy die 放置在那裡。這些dummy die 沒有圖案化，它們沒有激活，它們在那裡只是為了基本幫助散熱。這絕對是一個問題，並且是非常重要的一點，因為這通常只是其中一些討論的事後想法。人們在生產結束時就回過頭來，帶著他們的散熱解決方案進行組裝，反饋是這可能是事先考慮的，特別是當您從不同公司購買矽並將它們堆疊在一起時，您會知道並非每個人都具有相同的裸片薄化能力。因此，我們要驅動的部分機械標準還包括z高度方面。
問：如果使用了dummy die ，我們是否應該期望Intel聲明為堆疊設計？我的意思是，我們被告知Lakefield有兩個die堆疊在一起，但裡面可能還有更多die？
RN：您知道我不會對產品發表任何言論。我的意思是，如果您擁有晶片並具備拆解的設施，這將是顯而易見的。我認為人們可能不會談論它，因為它聽起來好像並不處於領先地位，這並不是世界上最令人興奮的事情。有時，與散熱解決方案打交道並不是人們想要關注的世界上最令人興奮的事情。
DS：在當前的Lakefield產品中，頂部的存儲器是PIP類型的設計，並且由於存儲器和邏輯die沒有直接連接，因此數據必須通過大支柱（ pillars）向下傳輸，並按順序支持die堆棧到達內核。儘管內存在邏輯晶片旁邊，但它正在做一個大循環。設計中有討論過嗎？
RN：就像我之前說的那樣，由於這些內存供應商，我們希望讓它們全部在標準化的機械和協議接口上協同工作，以便DRAM可以自己成為3D堆棧的一部分，然後我們可以繞開內存條已經部署的方法。您的建議不會在未來幾周或2020年發生，但我們絕對需要這些接口，這絕對在我們列表的頂部。對於封裝內的堆疊內存，我們只需要進行正確的協作即可。
問：不僅是內存，我還可以談談本次會議提到的其他內容。
IC：像4G / 5G數據機嗎？[笑]
RN：（笑）沒有評論！
問：當前的3D堆疊式宣布產品，如Lakefield，面積大約在100mm2以下。這是否意味著英特爾最終想要在每個堆疊層的裸片尺寸上擁有多大的積極性？這可能會影響良率和其他因素——堆疊數更高但較小的die會勝過幾層大的die嗎？
RN：關於晶片變薄和散熱問題，還有平面性問題–細節在於魔鬼，特別是當您在封裝中放置許多非常小的晶片時，但是在封裝和矽介面之間也存在機械穩定性問題。我認為還需要考慮另一個方面，那就是die的長寬比，就像您是否擁有非常長的微小矩形層或更多方形die一樣。這些問題也必須根據不會引起平面性問題或翹曲問題的晶片進行事先計劃，因為那些問題會轉化為散熱問題，並且最終導致接觸不良。如今，對於最小或最大的裸片尺寸，我們實際上並沒有任何規範，但是如果我們要創建一個可互操作的chiplet生態系統，這些都是必須要做的。
Monolithic 3D和EDA工具
問：本周會議上的一些論文和討論都涉及「單片3D」或「順序堆疊」（在一個矽片上構建兩層或多層邏輯）。即使在十年的時間尺度上，您是否也看到了這種結果？
RN：Monolithic 3D 是長期發展路線圖，我的意思是您看到了我們在關於驅動這類技術的全體討論中所介紹的內容。我們的演示文稿中列出的技術將推動10年或更長時間的擴展。沿著這些思路，人們說公司很少對10年後的未來有洞察力或可見性，但是要實施這些技術，這就是您必須考慮的。
特別是對於Monolithic 3D ，完全有可能做到。這個問題也將涉及散熱問題，所以我想您知道進行裸片堆疊時的關鍵問題是，我們需要在優化功耗效率的角度來考慮我們的架構。通過在每一層添加額外的電晶體，功能和功能，我們將獲得更高的性能。使用Monolithic 3D 設計，如果繼續採用專注於性能最終優化的設計方法，我們可能無法獲得好處。
因此，有一個非常重要的觀念轉變，即如果我們實際上將目標放在矽上的功率效率更高的內核上，則整個產品的性能可能會更好，因為通過晶片堆疊，您可以從其他集成的其他方面獲得很多性能。過去沒有。
因此，從設計和體系結構的角度出發，需要對性能的含義或意義以及我們如何獲得它進行真正的重新思考。當您（甚至在英特爾內部）都將性能有時僅針對其單個矽模塊的性能而不是集成產品的整體性能作為目標時，您必須非常熟悉這一點。這是利用這些技術需要發生的觀念轉變。
我們必須考慮的主要問題之一就是緊密耦合的3D堆棧之類的東西，即整個EDA生態系統必須能夠處理這些需求和這些類型的設計。甚至用於chiplet堆疊的軟體仍然需要發展，Monolithic 3D 工具也需要發展。只要新技術看起來真的很有吸引力，EDA生態系統就必須趕上它。我們正在密切合作，以確保至少我們正在與EDA供應商溝通未來的發展方向，以便使某些開發可以並行進行，
問：隨著Intel在自己的技術和自己的工廠中進行工作，擁有這些內部工具非常有用，但是為了將晶片生態系統推向Intel之外，甚至超越內存供應商，它也需要Intel與EDA供應商聯繫，以實現這一目標。實際分享這些知識。共同開發是「免費的」，對嗎？
RN：我們今天正在這樣做，而且我們看到內部心態發生了巨大變化，以分享我們為實現這一生態系統而需要分享的東西。EDA供應商必須準備好工具，以便我們能夠實際利用我們開發的技術，但是一旦啟用了EDA供應商，他們便可以將其作為每個人的功能提供。周圍有一種敏感性，因為您基本上是在公開近期的方向。但是，正如您所看到的，有很多方向可供選擇，因此對我們而言，能夠與這些工具供應商進行預先溝通非常重要。總是有NDA協議，例如，如果我們需要供應商來開發功能，但是我們不希望它們透露細節或功能。但是這些工具供應商必須參與其中-他們與許多不同的客戶合作，所以他們有辦法解決這個問題。我認為他們也理解，如果他們為英特爾開發某種功能，則可能僅在短期內對英特爾有幫助，但是從開發此功能中總會學到一些技能。通過堆疊和互連，將需要一種或多種方法來實現這些功能。
問：您個人參與了多少工作，從現在開始，在三到五分以上的時間內為您工作？
RN：我與Synopsys進行交互，這是我與之交互的主要供應商，即使它不是經常使用。我確實參與了，也許不是很詳細，但是肯定是在較高的指導水平上。
EMIB會是台式機市場的未來嗎？
問：今年早些時候，英特爾披露它已發售了第200萬枚EMIB產品。您是否看到EMIB進入主流台式機市場，在那裡您將交付10+百萬種產品，而不僅僅是高端小批量硬體？
RN：是的，絕對是。實際上，與其他一些集成方案相比，這就是EMIB的優勢：成本在數量之內，並且使其易於管理。這就是我們想要分攤這些費用的數量。
問：我對EMIB的擔心之一是，英特爾從來沒有將兩個高功率晶片（只有一個高功率晶片和HBM）配對在一起，直到我們看到最新的Stratix 10產品線確實使用了兩個由3連接的高功率FPGA。EMIB連接，這是隨著EMIB設計的不斷改進而實現的嗎？
RN：確實與設計chiplet有關。當您將電路板級組件與EMIB放在一起時，這些部件並不是設計為共同封裝在一起的，因此您最終會遇到與熱應力和機械應力有關的問題。我認為這與我一直在談論的思維轉變有關，我們如何創建產品歸結為我們如何認為這些chiplet將彼此交互，並且必須從頭開始進行架構這樣做。不僅如此，而且在將來，他們將不得不與其他人打成一片。
這需要對我們如何創建產品以及如何對單個組件的性能進行基準測試有更廣闊的視野。我們還必須激勵開發這些產品的團隊如何確定他們的優先級，他們的工作目標是什麼？因此，從chiplet的目標到架構或微體系結構，它的確做到了。因此，在某些方面它可能會變得更加複雜，但是在其他方面，如果我們可以定義這些接口並為這些單獨的部分設置目標，那麼這基本上就是我們前進的方式。
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