來源：內容由半導體行業觀察（icbank）編譯自「semiwiki」，作者：Scotten Jones，謝謝。
IBM和Leti在IEDM上分別發表了幾篇論文，其中包括聯合納米片論文。我有機會與IBM高級邏輯與內存技術總監Huiming Bu和IBM高級工程師Veeraraghavan Basker一起坐下來聊聊，同時還採訪了Leti的高級CMOS實驗室負責人Francois Andrieu和流程與集成工程師Shay Reboh，一起談及了他們的工作。
IBM對先進工藝未來的看法
IBM在奧爾巴尼（CNSE）中心的 Albany 擁有一條開發線，在那裡他們開發了5nm技術，現已轉讓給三星。現在他們正在從事3 / 2nm工作。儘管設備架構發生了變化，並且需要使用一些獨特的工具，但與5nm相比，更先進工藝的工具復用率很高。當他們開始在新設備上工作時，他們會在微縮之前使用測試結構來評估設備和材料。如果使用節點1來開發材料和設備，那麼微縮將成為工程問題。
IBM的一篇論文是「用於高性能和低功耗應用的納米片技術中的多Vt解決方案（Multiple-Vt Solutions in Nanosheet Technology for High Performance and Low Power Applications」.）」。按照他們的說法，水平堆疊納米片的一個關鍵挑戰是如何實現多個閾值電壓（Vts）。在現在的FinFET，當前的方法是使用各種功函數金屬的堆疊，但是在水平納米片中，片與片之間的間距必須儘可能小，以最小化電容並最大化性能。
IBM使用偶極子（dipoles）調諧Vts已有很長的歷史。IBM首次推出高k金屬柵（HKMG）時就採用了使用偶極子的gate-first方法。行業內的其他廠商則採用 gate-last 技術，後者已成為HKMG的主要方法。但是IBM早期在偶極子領域的經驗為他們提供了對納米線有用的幫助。用偶極子代替一堆功函數金屬可在納米片中實現多個Vts，並消除了採用納米片的關鍵障礙。
水平堆疊納米片的另一挑戰是需要首先在不蝕刻矽的情況下使SiGe層凹陷（ recess ），然後再蝕刻掉SiGe層以釋放Si層，再一次不蝕刻矽。在「用於實現高性能邏輯堆疊GAA NanoSheet器件的新型SiGe干法選擇性蝕刻」（A Novel Dry Selective Etch of SiGe for the Enablement of High Performance Logic Stacked Gate-All-Around NanoSheet Devices）中，IBM討論了他們與Tokyo Electron進行的工作，以使用氣相各向同性蝕刻（注意：我相信這是TEL的Certas Wing工具）。與Si相比，他們能夠實現SiGe（25％）的150：1選擇性（selectivity）。
在第三篇文章中，我們討論了「 全底電介質隔離以實現用於低功率和高性能應用的堆疊式納米片電晶體 」（Full Bottom Dielectric Isolation to Enable Stacked Nanosheet Transistor for Low Power and High Performance Applications），IBM在本論文中公開了一種工藝，可以在堆疊的水平納米片式堆疊下創建電介質，從而降低寄生電容並提高性能。該電介質是基於氮化矽的，但他們沒有透露其形成方式。最初的納米片堆疊直接在矽上生長，以提供晶體外延生長，因此，不知何故，它們會蝕刻掉堆疊下方並重新填充。
他們還指出，與7nm FinFET相比，高水平的納米片在恆定功率下性能提高了25％以上，而在相同性能下功率降低了50％。6、5、4nm FinFET的性能不如納米片。納米片還具有光刻定義寬度的能力，從而可以在同一過程中形成具有最佳靜電效果的納米線，並獲得具有更高驅動電流的納米片。IBM在2012年左右創建了納米片的名稱，並於2015年與GLOBALFOUNDRIES和三星公司合作發表了5nm納米片論文。值得一提的是，三星最近宣布了一項基於聯合工作的3納米工藝，這將於2021年面世。
在我詢問了用於未來納米片的替代材料，他們說，第一代納米片將是矽。他們進一步指出，除非在後端（BEOL）或寄生（parasitics）方面取得突破，否則替代材料將不值得付出如此複雜的代價。您可以對齊納米片的矽方向，以獲得更高的遷移率。超越納米片到CFET（基本堆疊的納米片，其中堆疊了n和p型器件），您可以將nFET定向為100，將pFET定向為110，以使兩者的遷移率最大化。我問他們這是否是納米片之後的事，他們說他們無法發表評論。
Leti的觀點
在我對Leti訪談中，我們討論了他們與IBM所做的聯合論文，「 GAA納米片電晶體中應變的成像，建模和工程設計 」(Imaging, Modeling and Engineering of Strain in Gate-All-Around Nanosheet Transistors」)。在這項工作中，他們再次專注於納米片/納米線，他們使用透射電子顯微鏡（TEM）成像來成像晶格常數並測量應變。這種技術可以使應變在原子尺度上可視化。
圖1展示了他們對結構所做的初始建模，這使他們期望承受輕微的拉伸。
圖1.納米片應變建模，圖像由Leti提供。
他們在對溝道成像時發現的是，集成流（Integrated flow）對層間介電（ILD）層的溝道施加了壓縮應力，這與建模時所期望的拉應力相反。您可以調節gate stack和觸點的應力，Letti在管理應力方面擁有很多專業知識，並且可以使用此技術校準模型。圖2說明了結果。
圖2.溝道應變的TEM圖像，圖像由Leti提供。
此處使用的應力測量技術是由Leti開發的，並使用了一系列專業技術使其更加精確和敏感。他們還發現，當您沉積非晶虛設柵極，然後將其重結晶為多晶矽時，體積減小會產生凹穴和拉伸應變。
IBM和Leti在IEDM上發表的關於納米片的工作繼續通過改進蝕刻，基於偶極子的Vt控制，通過在疊層下引入介電層降低寄生電容以及對納米片疊層中應力的理解來使這項技術朝批量生產發展。
我們從中也可以看到壓力會影響移動性，進而影響設備性能，並且是優化的關鍵參數。
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