本文來聊一聊PCIe系統中的參考時鐘，主要參考資料為PCIe Base Spec和CEM Spec。在1.0a和1.1版本的PCIe Base Spec中並沒有詳細的關於參考時鐘的描述，而是在與之對應的CEM Spec中提及。從V2.0版的PCIe Base Spec開始，在物理層電氣子層章節中增加了參考時鐘相關的內容，同時提出了PCIe參考時鐘的三種架構：
1、Common Refclk (Shared Refclk) Architecture
2、Data Clocked Rx Architecture
3、Separate Refclk Architecture
以及擴頻時鐘（Spread Spectrum Clocking，SSC），時鐘測試測量等內容。
關於擴頻時鐘，可以參考之前的文章：http://blog.chinaaet.com/justlxy/p/5100064134。
擴頻時鐘對於PCIe來說是可選的，並非是強制的。如果選擇支持擴頻時鐘的話，需滿足以下要求：
※ 調製範圍為+0%到-0.5%，即向下擴頻（Down Spreading），如下圖所示
※ 調製頻率必須在30KHz到33KHz，一般為三角波
※ 參考時鐘源的抖動（Jitter）需在300ppm以內
帶有SSC的參考時鐘頻率變化曲線如下圖所示：
註：為什麼選用的是向下擴頻，而不是中心擴頻或者向上擴頻？主要是考慮到，當100MHz已經是系統最靠基準頻率的話，向上擴頻或者中心擴頻會導致系統基準頻率超過最高值，進而可能引發系統工作異常。
註：三角波的能力較為集中在低次諧波中，相比於正弦波，方波或者鋸齒波，更適合用於SSC中。
關於參考時鐘詳細參數需求，已經測試測量等相關內容，本文將不會涉及，具體請參考PCIe CEM Spec和2.0或以上版本的PCIe Base Spec中的相關章節。
下面，我們來簡單地聊一聊前面說到的三種參考時鐘架構。
Common Refclk (Shared Refclk) Architecture
Common Refclk (Shared Refclk) Architecture的示意圖如下圖所示，
這種參考時鐘架構是Spec推薦使用的，鏈路兩端的器件均使用同一個參考時鐘源。即使系統使用了帶有擴頻的參考時鐘源，時鐘抖動也只有-300~+2800ppm，這對於物理層中的RxCDR和TxPLL就比較友好了，可以降低RxCDR和TxPLL的複雜程度，達到節約成本的目的。其次，當PCIe鏈路處於L0s或者L1狀態時，即使鏈路上沒有數據流，RxCDR依然可以設計出保持鎖定的狀態，這樣做的好處是，鏈路從L0s或L1狀態恢復到L0狀態的時間將會更短。
Data Clocked Rx Architecture
Data Clocked Rx Architecture的示意圖如下圖所示：
從示意圖來看，這種參考時鐘架構最為簡潔，Rx端器件的CDR並不需要參考時鐘，而是直接從數據流中恢復出時鐘。不過這種結構的RxCDR幾乎很少在FPGA的SerDes中使用，因為在沒有外部參考時鐘的協助下，CDR實現鎖定都是一個很大的挑戰，還要保證在5600ppm的抖動範圍內不失鎖（對於帶有擴頻時鐘的PCIe鏈路來說）。
註：絕大部分的FPGA SerDes都是多協議SerDes，除了支持PCIe外，往往還需要支持其他主流的串行協議，比如SATA、USB、DisplayPort、HDMI、Ethernet (Q)SGMII、CoaXpress、CPRI、FPD-Link II/III、Serial RapidIO、SLVS-EC等等。這種參考時鐘架構對於PCIe來說行得通，對於其他的某些串行協議來說可能是無法實現的。
Separate Refclk Architecture
Separate Refclk Architecture的示意圖如下圖所示：
PCIe Spec強烈不推薦使用這種參考時鐘架構，儘管這是其提出的三種參考時鐘架構之一。PCIe Spec強調，如果使用這種架構，擴頻時鐘必須被禁止使用（2.5GT/s & 5GT/s），因為這中情況下使用擴頻時鐘的話，CDR的帶寬需甚至需要大於5600ppm，這對於CDR來說是非常大的挑戰。
需要注意的是，PCIe Base Spec V3.x中，提到對於8GT/s的PCIe鏈路而言，在Separate Refclk Architecture下實現擴頻時鐘也是可行的（即Separate Refclk With Independent SSC (SRIS) Architecture），但是需要更複雜的CDR設計，具體請參考Spec相關章節。
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