按照最終外形來看，現在有無數種封裝方式，這個實在是太多了，比如 QFP,QFN,SOT,DIP,BGA 等等，所以我們今天不以這種方式介紹。所以現在按照封裝的發展歷史來介紹，以封裝工藝的方式來分類。
第 1 代封裝：wire bond（俗稱，打線）
這種封裝方式是最早出現的，雖然是第一代技術，但是直到現在也有很多晶片使用這種方式來封裝，就是因為技術成熟，成本低。最後封裝成的模樣就是這樣子的。
先聊一下這種封裝流程
1
切割
在封裝廠拿到 wafer 之後，先把 wafer 進行切割，得到一顆一顆的晶片，將那些 CP 測試（下一次我們再聊測試）通過的晶片單獨拿出來。這裡要說一個問題，一顆晶片從在沒有做任何處理之前，那些引腳是長這個樣子的，如下圖左下角的方形圖案（你先忽略那兩個圓形的東西，後面我就知道那兩個圓形是怎麼來的了），這些引腳也有一個名字，叫做 pad。
2
固定在 lead frame 上
將晶片放到 lead frame 上，並且用銀漿固化，其實就是將晶片和 lead frame 的底部粘住啦。lead frame 可以理解為引線框架，他是一個陣列結構，如下圖
就是將晶片放到中間的凹槽，四周都是我們最終看到的引腳。在最終結束工藝之後，就把這些引腳「剪開」，然後掰彎，最終形成我們看到的樣子。所以第二步完成之後，從側面看的話是下圖這個樣子。
這裡要注意，就是晶片必須是正面朝向，當正面朝上的時候，pad 也是朝上的。lead frame 的引腳在兩側。
3
打線
用金線（或者是銅線，鋁線）將晶片的 pad 和 lead frame 連接起來。線的種類會根據晶片的不同製程，或者是根據晶片 pad 的不同結構來決定使用金線或者是銅線。在打線時，先讓金線在低端形成一個金球。
然後將金球壓倒晶片的 pad 上，然後通過施壓壓力或者改變溫度來焊接到 pad 上，這就會在 pad 上形成一個圓點，上面第二張圖中的圓點就是這麼形成的。
然後將金線拉升，並且移動到 lead frame 上方。當然不要擔心金線會斷，因為金線不是固定長度。可以在上面自動生成金線。所以是這個樣子的。
然後再將末端的金線壓到 lead frame 上，再側向劃開，切斷金線，所以會在 lead frame 上會形成切斷金線後的魚尾形狀（我畫不出魚尾形狀啦）。最終是這個樣子。
4
注塑
也叫塑封。就是將連接好的晶片和 lead frame 放到模具中。然後將塑封材料灌進去。加熱之後這些材料變成液體，再把晶片，金線和 lead frame 都包住。
5
包裝
注塑完成後，工作就比較簡單了，比如在晶片頂部打字，打 logo。除去 lead frame 上多餘的塑封材料。在 lead frame 上電鍍一層特殊材料，防止外部環境對於引腳的破壞（比如潮濕，高溫等等）。最後將 lead frame 剪開，得到我們想要的引腳方式。
上面這五部就是 wire bond 封裝方式最簡單的流程。這一套工藝在現代封裝技術中已經很成熟了，成本也低。但是裡面的很多細節還是比較關鍵的。比如這些製程裡面對溫度的控制，特別是在拉線過程中，金線的弧度，高度以及拉力，金球的大小等等。這些參數直接影響晶片的質量，甚至會使晶片無法使用。
第 1.5 代封裝：CSP（Chipe-Size Package）
在上面的 wire bond 中，有一個很大的問題，就是最終出來的晶片比實際的晶片要大很多，因為 lead frame 和晶片之間是有距離的。為了解決這個問題，人們發明了 CSP 封裝技術。它的思想很簡單，就是去掉 lead frame，用一塊基板代替。
基板的作用就是將導線從 pad 引過來之後，基板裡面有自己的一些電路，將這些導線引到下面的焊接點上（焊接點也是球型）。這樣就形成了外部電壓通過焊接點，基板（導線）與晶片的 pad 交流。
所以最終出現的晶片是這樣的。當然下面的晶片有可能不是用這種方式封裝，但是最終的樣子是一樣的。
第 2 代封裝:flip chip（倒裝封裝）
在聊完上面兩種方式之後。我們會發現一個問題，不能批量化操作，也就是必須在晶圓切割成每個晶片之後才能封裝，成本太高。為了解決這個問題，發明了 flip chip 這種方式。
只所以叫做倒裝，是因為在前面的封裝方式中，晶片是正面朝上放到基板上面的。而 flip chip 是正面朝下放置。
這種封裝方式有一個特殊的工藝流程，就是 bump。大家可以理解為長金球（錫球）。
要想長金球，首先要做的就是重新布局晶片 pad 的的位置，利用和晶片製造中相同的後段技術，將邊緣部位的 pad，安排到晶片中央來。這句話就是 bump 的核心目的。
大體思路就是將晶片的 pad 通過導線（紅色）借接出來，然後在想要的位置上重新做一個 pad，實際圖形長這樣子，中間的哪些深色部分就是導線。
大家可能會問，為什麼不在晶片的 pad 上直接長錫球呢？因為當晶片的引腳太多時，直接長金球的方式危險係數會大大提高，很容出現兩個引腳短接的情況。這樣重新分配 pad 布局的過程叫做 RDL（re-distribution layer）。準確的說它是指連接新 pad 和舊 pad 的這一層，但是大家在使用的時候，就不再區分，直接把這個過程叫做 RDL。
到這裡之後，後面一步就是 bump，也就是長金球（錫球）。長金球的過程就不再多說了，和晶片製造工藝中的曝光，刻蝕差不多。最終形成的是這個樣子。
直到長完球（bump）之後，整個 wafer 還沒有被切割，所以這些都是批量操作，成本特別低。這些操作完成後再進行晶圓級測試。也正是因為 bump 過程是在 wafer 上製作的，所以大家都把它叫做 WLCSP（wafer level CSP）。
測試完成之後再切割，把好的晶片拿出來。最後倒扣到基板上面。就這樣，外部電壓通過焊接點以及 bump 產生的球與晶片交流。
這種封裝方式，最省面積，封裝出來的晶片大小和原始大小相差不大。所以這種方式也是比較主流的封裝方式，一般用在高端產品上。 在這一套流程中，bump 的過程是最為關鍵的，包括球的大小，導電性等等。
第 3 代封裝技術：InFO，HBM，CoWos
通過上面兩代封裝技術的發展，晶片封裝技術已經可以滿足大部分的需求了，但市場往往是解決一個需求之後，又會產生最新的需求。通過 flip chip 技術，我們解決了晶片封裝的大小問題。但是這種技術隨著 pin 角增多也會出現很多麻煩，主要有下面兩個方面。
1
面積縮小，但是 pin 角增多
因為晶片在儘量縮小，pin 角在增多，晶片的面積已經不能裝下這麼多焊接點了。因為 flip chip 的封裝方式是將所有的 pin 腳都集中在一顆晶片的下方，所以我們把這種方式另外取一個名字，叫做 FanIn 方式的封裝，又叫扇入型封裝方式。如下圖
所以當 pin 角在增加的時候，晶片下面的面積根本不夠擺放這麼多焊接點
2
時序要求高
高性能晶片需要多個晶片集成封裝。現在高性能的晶片對於時序（Timing）的要求特別高，所以兩顆晶片不能相距太遠，這樣的話會更利於兩顆晶片進行信息交流，提高數據處理速度，降低發熱。
在這兩個需求下，產生了 InFO（integrated Fan-out）的封裝方式。我們先看 Fan-Out 是什麼意思。上面我們了解了 FanIn,那 fanout 就是剛好反過來。它是把引腳的焊接點引到晶片的外部，如下圖。這樣的話，即使晶片的 pin 角增多，也不會帶來上面的困擾。
那 integrated 是什麼意思呢？就是多個晶片集成封裝。說白了，就是將多個晶片放在一起封裝。將這兩種技術合成在一起就是 InFO 封裝方式。
我自己畫了一個圖來向大家稍微介紹一下吧。
假設有兩個晶片，一個是邏輯晶片，一個是存儲晶片。現在需要把這兩個晶片封裝在一起，而且這兩個晶片的某些引腳是可以接在一起的。於是就運用了晶片製作裡面的金屬層布線的原理，在基板裡面布線，然後將需要的連接在基板就完成，最後在基板的底部連接處焊接球。這樣就可以達到，既可以將多個晶片封裝在一起，也可以應付 pin 腳多的情況。上面這種兩個晶片平行放置的方式較 Multi InFo 工藝。
如果像上面這種，兩個晶片是垂直放置，這種叫做 InFO-PoP 結構。
很多人會問，這種封裝方式不是面積增加了嗎，畢竟占用了晶片以外的地方。其實從得到的好處來說，還是值的的。況且，InFo 的封裝面積可能比各個分別封裝的面積總和要少。
現在這種封裝技術只是使用在高端晶片中，比如蘋果的 A12 等，普通晶片是享受不了這種待遇的，因為真的很貴。台積電封裝業務的很大一部分盈利都是靠 InFO 來的。
還有一種封裝方式是叫 CoWos（Chip-on-Wafer-on-Substrate），是一種將晶片和矽片（基底）集成在一起的封裝方式。這種封裝方式只有台積電能做，而且是高度商業機密，技術不外露，所以我也知之甚少，在這裡就不和大家介紹了。如果以後我了解到，再和大家更新。
當然第三代封裝技術還有 AMD 推出的 HBM 技術，美光的 HMC 技術，其實都是大同小異。這裡也不做介紹了。